Từ các mô hình Petri net người thiết kế có thể dễ dàng viết các hàm logic phức tạp trong các chương trình HDL. Bài báo này đề xuất sử dụng mạng Petri thời gian ngẫu nhiên (SPN) và thời gian ngẫu nhiên chung (GSPN) để mô hình hóa và viết các chương trình VHDL để thiết kế các mạch số.
Xin lỗi bạn không thể down load tài liệu này. Bạn có thể xem tài liệu trực tuyến trên website hoặc liên hệ thư viện trường để được hướng dẫn. Cảm ơn bạn đã sử dụng dịch vụ của chúng tôi.
Bạn vui lòng tham khảo thỏa thuận sử dụng của thư viện số.